Os processadores para servidores Intel Xeon Granite Rapids
terão um aumento de 50% no volume de cache
L3 em relação aos Emerald Rapids. Este é o segundo incremento robusto consecutivo de cache, com os Xeon de 5⁠ª geração,
lançados em dezembro de 2023, tendo saltado de 105 para 320, e os próximos CPUs, previstos para o segundo semestre, passando para 480 MB de cache L3.

Os dados sobre os Xeon de 6⁠ª geração foram identificados na nova versão do Software
Development Emulator da Intel. Mesmo sem anúncio confirmando as especificações dos produtos, a ferramenta é uma solução oficial para desenvolvimento e otimização de softwares em diferentes plataformas Intel
.

#Intel
released the Software Development Emulator 9.33.0 (SDE 9.33.0):
CPUID codename
A06D0 #GraniteRapidsX

A06E0 #GraniteRapidsD

B0650 #ArrowLakeS
(instead of C0660???)
B06C0 #LunarLake

C06C0 #PantherLake

C06F5 #EmeraldRapids

D06D0 #ClearwaterForest
https://t.co/RFVLhMbbUf
https://t.co/Paf8gaVCKF
pic.twitter.com/PGQ265jm11

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— InstLatX64 (@InstLatX64) January 19, 2024

Cache 3D abaixo do die principal

Isso coloca os próximos CPUs Xeon com 25% mais cache que os AMD EPYC 9004
, mas ainda não oferece soluções para combater os Genoa-X com cache 3D V-Cache
empilhadas e impressionantes 1152 MB de L3. Pat Gelsinger já afirmou que a empresa planeja começar a trazer memórias 3D embarcadas em CPUs para servidores, mas não deixou claro a partir de qual geração.

Também não está claro como a Intel
pretende implementar o cache L3 3D em seus produtos, mas o processo deve ser diferente do utilizado pela AMD. Enquanto os chips Genoa-X trazem a memória adicional empilhada sobre os dies da CPU, com conectores atravessando o silício, a tecnologia
da Intel, ao que tudo indica, irá inverter essa posição.

Isso porque os núcleos do CPU
estão entre os componentes que mais aquecem durante a operação, e cobri-los com outros componentes não é exatamente um cenário ideal. Segundo o próprio CEO da Intel em fala durante o Intel Innovation de 2023
, o sistema Foveros de empacotamento avançado já é compatível com empilhamento de chiplets, e isso inclui os dies principais.

Dessa forma, para não comprometer projetos térmicos, o esperado é que os chiplets de L3 sejam posicionados abaixo dos módulos com núcleos, permitindo aproveitar melhor a área do PCB.

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